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那么，如何应对诸如跨洋实时交易这类对时效性要求非常高的超低时延数据访问?

赵仪解释：“跨洋实时交易本身存在地理位置上的时延，再加上系统带来的时延，通过云服务访问无法满足超低时延的需求。即便是快到 70ms 的时延，对于实时交易来讲，也是一种延迟。”路孚特的做法是在全球部署数据中心，以此提高时效性。此外，目前公有云还无法提供具有超高时效性的数据，因此，比较合适的做法是将数据通过专线直接部署到用户所在地。

Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展现了强大的生命力与潜力。

发展历史

• 1983 年，Verilog 最初由 Gateway Design Automation 公司（GDA）的 Phil Moorby 创建，作为内部仿真器的语言，主要用于逻辑建模和仿真验证，被广泛使用。

• 1989 年，GDA 公司被 Cadence 公司收购，Verilog 语言成为 Cadence 公司的私有财产。

• 1990 年，Cadence 公司成立 OVI（Open Verilog International）组织，公开 Verilog 语言，促进 Verilog 向公众领域发展。

• 1992 年，OVI 决定致力于将 Verilog OVI 标准推广为 IEEE（The Institute of Electrical and Electronics Engineers）标准。

• 1995 年，OVI 的努力获得成功，IEEE 制定了 Verilog HDL 的第一个国际标准，即 IEEE Std 1364-1995，也称之为 Verilog 1.0。

• 2001 年，IEEE 发布 Verilog 第二个标准（Verilog 2.0），即 IEEE Std 1364-2001, 简称为 Verilog-2001 标准。由于 Cadence 在集成电路设计领域的影响力及 Verilog 语言的简洁易用性，Verilog 成为电路设计中最流行的硬件描述语言。

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