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尽量不要直接将时钟信号与普通变量信号做逻辑操作，或对时钟信号进行电平信号的检测判断。例如下列描述都是不建议的。

不同条件下对时钟进行选择时，不能直接使用选择逻辑，否则会出现毛刺现象。详见《5.4 时钟切换》。

关于综合

一般情况下信号变量不要直接使用乘法 *、除法 /、求余数 % 等操作。这些操作符被综合后，结构和时序往往不易控制。应该使用相关优化后的 ip 模块或工艺库中的集成模块。但是 parameter 类型的常量就可以使用此类操作符，因为在编译之初编译器就会计算出常量运算的结果，不会消耗多余的硬件资源。

组合逻辑的条件语句中条件补充完整，组合逻辑的 always 语句中敏感信号要罗列完全，以避免不期望的 Latch 产生。详见《Verilog 教程》章节《6.5 Verilog 避免 Latch》。

逻辑设计时要考虑代码能不能综合成实际电路，会综合成什么样的电路。详见《9.2 可综合性设计》。

关于例化

例化时，连接输入端的信号可以是 reg 型或 wire 型变量，连接输出端的信号一定是 wire 型变量。但是端口信号声明时，输入信号必须是 wire 型变量，输出信号可以是 reg 型或 wire 型变量。

多个模块例化时，模块名字在前，例化名字在后，且例化名字不能相同。

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