【建站服务】湖北省枝江网站建设/网站制作/网页设计/网络公司/百度推广-上往建站-域名申请

日期： 2022-09-21 05:32:02 浏览数：7

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UDP nand_my 中，当 a 或 b 两个输入只要有一个为 0 时，则输出为 1。

不影响输出结果的输入信号为无关项，可以用问号"?"来表示。状态表中的"?"项将自动展开为 0, 1 或 x。

因此 UDP nand_my 的状态表可以改为：

   table
    //a         b       :       out ;
      0         ?       :       1 ;
      ?         0       :       1 ;
      1         1       :       0 ;

      //下面组合将输出 x，所以也可以省略，Verilog 默认会输出 x
      1         x       :       x ;
      x         1       :       x ;
   endtable

UDP 例化

UDP 调用格式与内置门级原语完全一致。

利用上述 UDP nand_my 完成《1.3 门延迟》中 D 触发器的仿真。

去除延迟信息，D 触发器模型如下。

实例

module D_TRI(
            input       D, CP,
            output      Q, QR);

   //part1, not gate
   wire         CPN, DN ;
   not          (CPN, CP);
   not          (DN, D);

   //part2, master trigger
   wire         G3O, G4O ;
   nand_my      (G3O, D, CP);
   nand_my      (G4O, DN, CP);
   wire         G1O, G2O ;
   nand_my      (G1O, G3O, G2O);
   nand_my      (G2O, G4O, G1O);

   //part3, slave trigger
   wire         G7O, G8O ;
   nand_my      (G7O, G1O, CPN);
   nand_my      (G8O, G2O, CPN);
   wire         G5O, G6O ;
   nand_my      (G5O, G7O, G6O);
   nand_my      (G6O, G8O, G5O);

   assign       Q = G5O ;
   assign       QR = G6O ;

endmodule

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