【建站服务】当阳小程序制作-当阳微信小程序开发公司-域名申请

日期： 2022-09-21 05:31:38 浏览数：82

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在竞争激烈的春节礼品市场上，消费者的偏好变迁和新的营销方式对市场上的品类变化起了决定性作用，曾经以魔性广告成为一代人童年记忆的旺旺大礼包，在这次的直播电商年货竞争中也退到了100名开外。

而近年，三只松鼠、百草味、良品铺子这些年货礼包变得更加常见，根据阿里数据显示，目前三只松鼠在线上零食市场中市占率达到了11%-13%，其后的第二名百草味、第三名良品铺子，市占率则在5-7%之间，三家已经逐渐形成了稳定的头部阵营。

边沿敏感路径

边沿敏感路径用于输入到输出延迟的时序建模，并使用边缘标识符指明触发条件。如果没有指明的话，任何变化都会触发源引脚到目的引脚的延迟值的变化。

用法举例如下：

实例

    //在 clk 上升沿，从 clk 到 out 的路径上升延迟为 1，下降延迟为 2
    //从 in 到 out 的数据路径是同向的，即 out = in
    (posedge clk => (out +: in)) = (1,2);
   
    //在 clk 下降沿，从 clk 到 out 的路径上升延迟为 1，下降延迟为 2
    //从 in 到 out 的数据路径是反向的，即 out = ~in
    (negedge clk => (out -: in)) = (1,2);
   
    //clk 任意变化时，从 clk 到 out 的路径上升延迟为 1，下降延迟为 2
    //从 in 到 out 的数据路径是不可以预知的，同向、反向或不变
    (negedge clk => (out : in)) = (1,2);

条件路径

Verilog 也允许模型中根据信号值的不同，有条件的给路径延迟进行不同的赋值。

条件中的操作数可以是标量，也可以是向量，条件表达式也可以包含任意操作符。

需要注意的是，应当只使用 if 语句将条件路径中所有的输入状态都完整的声明。没有声明的路径会使用分布延迟，分布延迟也没有声明的话，将使用零延迟。如果路径延迟和分布延迟同时声明，将选择最大的延迟作为路径延迟。

但是 specify 中的 if 语句不能使用 else 结构，可以使用 ifnone 描述条件缺省时的路径延迟。

实例

   specify
      if (a)    (a => out) = 2.5 ;
      if (~a)   (a => out) = 1.5 ;

      if (b & c)        (b => out) = 2.5 ;
      if (!(b & c))     (b => out) = 1.5 ;

      if ({c, d} == 2'b01)
                (c,d *> out) = 3.5 ;
      ifnone    (c,d *> out) = 3 ;
   endspecify

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