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testbench 如下：

仿真结果如下，可知 4bit 全加器工作正常：

层次访问

每一个例化模块的名字，每个模块的信号变量等，都使用一个特定的标识符进行定义。在整个层次设计中，每个标识符都具有唯一的位置与名字。

Verilog 中，通过使用一连串的 . 符号对各个模块的标识符进行层次分隔连接，就可以在任何地方通过指定完整的层次名对整个设计中的标识符进行访问。

层次访问多见于仿真中。

例如，有以下层次设计，则叶单元、子模块和顶层模块间的信号就可以相互访问。

键词： defparam，参数，例化，ram

当一个模块被另一个模块引用例化时，高层模块可以对低层模块的参数值进行改写。这样就允许在编译时将不同的参数传递给多个相同名字的模块，而不用单独为只有参数不同的多个模块再新建文件。

参数覆盖有 2 种方式：1）使用关键字 defparam，2）带参数值模块例化。

defparam 语句

可以用关键字 defparam 通过模块层次调用的方法，来改写低层次模块的参数值。

例如对一个单口地址线和数据线都是 4bit 宽度的 ram 模块的 MASK 参数进行改写：

实例

//instantiation

defparam     u_ram_4x4.MASK = 7 ;

ram_4x4    u_ram_4x4

    (

        .CLK    (clk),

        .A      (a[4-1:0]),

        .D      (d),

        .EN     (en),

        .WR     (wr),    //1 for write and 0 for read

        .Q      (q)    );

ram_4x4 的模型如下：

实例

module  ram_4x4

    (

     input               CLK ,

     input [4-1:0]       A ,

     input [4-1:0]       D ,

     input               EN ,

     input               WR ,    //1 for write and 0 for read

     output reg [4-1:0]  Q    );

    parameter        MASK = 3 ;

    reg [4-1:0]     mem [0:(1<<4)-1] ;

    always @(posedge CLK) begin

        if (EN && WR) begin

            mem[A]  <= D & MASK;

        end

        else if (EN && !WR) begin

            Q       <= mem[A] & MASK;

        end

    end

endmodule

对此进行一个简单的仿真，testbench 编写如下：

实例

`timescale 1ns/1ns

module test ;

    parameter    AW = 4 ;

    parameter    DW = 4 ;

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