【建站服务】甘南网站建设_企业网站制作公司_高端网站设计开发-甘南上往-域名申请

日期： 2022-09-21 03:22:15 浏览数：20

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网站建设.png

         DOUT ;

(3) 当然，信号 DOUT 的声明完全可以合并成一句：

output reg      DOUT ;

(4) 还有一种更简洁且常用的方法来声明端口，即在 module 声明时就陈列出端口及其类型。reg 型端口要么在 module 声明时声明，要么在 module 实体中声明，例如以下 2 种写法是等效的。

实例

module pad(
    input        DIN, OEN ,
    input [1:0]  PULL ,
    inout        PAD ,
    output reg   DOUT
    );
 
module pad(
    input        DIN, OEN ,
    input [1:0]  PULL ,
    inout        PAD ,
    output       DOUT
    );
 
    reg        DOUT ;

inout 端口仿真

对包含有 inout 端口类型的 pad 模型进行仿真。pad 模型完整代码如下：

实例

module pad(
    //DIN, pad driver when pad configured as output
    //OEN, pad direction(1-input, o-output)
    input        DIN, OEN ,
    //pull function (00,01-dispull, 10-pullup, 11-pulldown)
    input [1:0]  PULL ,
    inout        PAD ,
    //pad load when pad configured as input
    output reg   DOUT
    );
 
    //input:(not effect pad external input logic), output: DIN->PAD
    assign       PAD = OEN? 'bz : DIN ;
 
    //input:(PAD->DOUT)
    always @(*) begin
        if (OEN == 1) begin //input
            DOUT   = PAD ;
        end
        else begin
            DOUT   = 'bz ;
        end
    end
 
    //use tristate gate in Verilog to realize pull up/down function
    bufif1  puller(PAD, PULL[0], PULL[1]);
 
endmodule

testbench代码如下：

实例

`timescale 1ns/1ns

`timescale 1ns/1ns

module test ;

reg DIN, OEN ;

reg [1:0] PULL ;

wire PAD ;

wire DOUT ;

reg PAD_REG ;

assign PAD = OEN ? PAD_REG : 1'bz ; //

initial begin

PAD_REG = 1'bz ; //pad with no dirve at first

OEN = 1'b1 ; //input simulation

#0 ; PULL = 2'b10 ; //pull down

#20 ; PULL = 2'b11 ; //pull up

#20 ; PULL = 2'b00 ; //dispull

#20 ; PAD_REG = 1'b0 ;

#20 ; PAD_REG = 1'b1 ;

#30 ; OEN = 1'b0 ; //output simulation

DIN = 1'bz ;

#15 ; DIN = 1'b0 ;

#15 ; DIN = 1'b1 ;

end

pad u_pad(

.DIN (DIN) ,

.OEN (OEN) ,

.PULL (PULL) ,

.PAD (PAD) ,

.DOUT (DOUT)

);

initial begin

forever begin

#100;

if ($time >= 1000) $finish ;

end

endmodule // test

仿真结果如下：

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