【建站服务】三亚设计网页公司-域名申请

日期： 2022-09-21 03:10:13 浏览数：7

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三亚设计网页公司

网站建设.png

= mout[0] + mout[1] + mout[2] + mout[3] ;
            sum2   <= mout[4] + mout[5] + mout[6] + mout[7] ;
            yout_t <= sum1 + sum2 ;
        end
    end
 
`else
    //一步计算累加结果，但是实际中时序非常危险
    reg signed [28:0]    sum ;
    reg signed [28:0]    yout_t ;
    always @(posedge clk or negedge rstn) begin
        if (!rstn) begin
            sum    <= 29'd0 ;
            yout_t <= 29'd0 ;
        end
        else if (valid_mult7) begin
            sum    <= mout[0] + mout[1] + mout[2] + mout[3] + mout[4] + mout[5] + mout[6] + mout[7];
            yout_t <= sum ;
        end
    end
`endif
    assign yout  = yout_t ;
    assign valid = valid_mult_r[0];

endmodule

testbench

testbench 编写如下，主要功能就是不间断连续的输入 250KHz 与 7.5MHz 的正弦波混合信号数据。输入的混合信号数据也可由 matlab 生成，具体见附录。

实例

`timescale 1ps/1ps
 
module test ;
   //input
    reg          clk ;
    reg          rst_n ;
    reg          en ;
    reg [11:0]   xin ;
    //output
    wire         valid ;
    wire [28:0]  yout ;
 
    parameter    SIMU_CYCLE   = 64'd2000 ;  //50MHz 采样频率
    parameter    SIN_DATA_NUM = 200 ;      //仿真周期

//=====================================
// 50MHz clk generating
    localparam   TCLK_HALF     = 10_000;
    initial begin
        clk = 1'b0 ;
        forever begin
            # TCLK_HALF ;
            clk = ~clk ;
        end
    end
 
//============================
//  reset and finish
    initial begin
        rst_n = 1'b0 ;
        # 30   rst_n = 1'b1 ;
        # (TCLK_HALF * 2 * SIMU_CYCLE) ;
        $finish ;
    end
 
//=======================================
// read signal data into register
    reg          [11:0] stimulus [0: SIN_DATA_NUM-1] ;
    integer      i ;
    initial begin
        $readmemh("../tb/cosx0p25m7p5m12bit.txt", stimulus) ;
        i = 0 ;
        en = 0 ;
        xin = 0 ;
        # 200 ;
        forever begin
            @(negedge clk) begin
                en          = 1'b1 ;
                xin         = stimulus[i] ;
                if (i == SIN_DATA_NUM-1) begin  //周期送入数据控制
                    i = 0 ;
                end
                else begin
                    i = i + 1 ;
                end
            end
        end
    end
 
    fir_guide u_fir_paral (
      .xin         (xin),
      .clk         (clk),
      .en          (en),
      .rstn        (rst_n),
      .valid       (valid),
      .yout        (yout));
 
endmodule

仿真结果

由下图仿真结果可知，经过 FIR 滤波器后的信号只有一种低频率信号（250KHz），高频信号（7.5MHz）被滤除了。而且输出波形是连续的，能够持续输出。

但是，如红圈所示，波形起始部分呈不规则状态，对此进行放大。

= mout[0] + mout[1] + mout[2] + mout[3] ;
            sum2   <= mout[4] + mout[5] + mout[6] + mout[7] ;
            yout_t <= sum1 + sum2 ;
        end
    end
 
`else
    //一步计算累加结果，但是实际中时序非常危险
    reg signed [28:0]    sum ;
    reg signed [28:0]    yout_t ;
    always @(posedge clk or negedge rstn) begin
        if (!rstn) begin
            sum    <= 29'd0 ;
            yout_t <= 29'd0 ;
        end
        else if (valid_mult7) begin
            sum    <= mout[0] + mout[1] + mout[2] + mout[3] + mout[4] + mout[5] + mout[6] + mout[7];
            yout_t <= sum ;
        end
    end
`endif
    assign yout  = yout_t ;
    assign valid = valid_mult_r[0];

endmodule

testbench

testbench 编写如下，主要功能就是不间断连续的输入 250KHz 与 7.5MHz 的正弦波混合信号数据。输入的混合信号数据也可由 matlab 生成，具体见附录。

实例

`timescale 1ps/1ps
 
module test ;
   //input
    reg          clk ;
    reg          rst_n ;
    reg          en ;
    reg [11:0]   xin ;
    //output
    wire         valid ;
    wire [28:0]  yout ;
 
    parameter    SIMU_CYCLE   = 64'd2000 ;  //50MHz 采样频率
    parameter    SIN_DATA_NUM = 200 ;      //仿真周期

//=====================================
// 50MHz clk generating
    localparam   TCLK_HALF     = 10_000;
    initial begin
        clk = 1'b0 ;
        forever begin
            # TCLK_HALF ;
            clk = ~clk ;
        end
    end
 
//============================
//  reset and finish
    initial begin
        rst_n = 1'b0 ;
        # 30   rst_n = 1'b1 ;
        # (TCLK_HALF * 2 * SIMU_CYCLE) ;
        $finish ;
    end
 
//=======================================
// read signal data into register
    reg          [11:0] stimulus [0: SIN_DATA_NUM-1] ;
    integer      i ;
    initial begin
        $readmemh("../tb/cosx0p25m7p5m12bit.txt", stimulus) ;
        i = 0 ;
        en = 0 ;
        xin = 0 ;
        # 200 ;
        forever begin
            @(negedge clk) begin
                en          = 1'b1 ;
                xin         = stimulus[i] ;
                if (i == SIN_DATA_NUM-1) begin  //周期送入数据控制
                    i = 0 ;
                end
                else begin
                    i = i + 1 ;
                end
            end
        end
    end
 
    fir_guide u_fir_paral (
      .xin         (xin),
      .clk         (clk),
      .en          (en),
      .rstn        (rst_n),
      .valid       (valid),
      .yout        (yout));
 
endmodule

仿真结果

由下图仿真结果可知，经过 FIR 滤波器后的信号只有一种低频率信号（250KHz），高频信号（7.5MHz）被滤除了。而且输出波形是连续的，能够持续输出。

但是，如红圈所示，波形起始部分呈不规则状态，对此进行放大。

   [28:0]  yout   //输出数据，低频信号，即250KHz
  );

  //data en delay
  reg [3:0]   en_r ;
  always @(posedge clk or negedge rstn) begin
  if (!rstn) begin
en_r[3:0]   <= 'b0 ;
  end
  else begin
en_r[3:0]   <= {en_r[2:0], en} ;
  end
  end

//(1) 16 组移位寄存器
  reg   [11:0]   xin_reg[15:0];
  reg [3:0]   i, j ;
  always @(posedge clk or negedge rstn) begin
  if (!rstn) begin
  for (i=0; i<15; i=i+1) begin
xin_reg[i]  <= 12'b0;
  end
  end
  else if (en) begin
xin_reg[0] <= xin ;
  for (j=0; j<15; j=j+1) begin
xin_reg[j+1] <= xin_reg[j] ; //周期性移位操作
  end
  end
  end

//Only 8 multipliers needed because of the symmetry of FIR filter coefficient
//(2) 系数对称，16个移位寄存器数据进行首位相加
  reg   [12:0]   add_reg[7:0];
  always @(posedge clk or negedge rstn) begin
  if (!rstn) begin
  for (i=0; i<8; i=i+1) begin
add_reg[i] <= 13'd0 ;
  end
  end
  else if (en_r[0]) begin
  for (i=0; i<8; i=i+1) begin
add_reg[i] <= xin_reg[i] + xin_reg[15-i] ;
  end
  end
  end

  //(3) 8个乘法器
  // 滤波器系数，已经过一定倍数的放大
  wire   [11:0]   coe[7:0] ;
  assign coe[0]   = 12'd11 ;
  assign coe[1]   = 12'd31 ;
  assign coe[2]   = 12'd63 ;
  assign coe[3]   = 12'd104 ;
  assign coe[4]   = 12'd152 ;
  assign coe[5]   = 12'd198 ;
  assign coe[6]   = 12'd235 ;
  assign coe[7]   = 12'd255 ;
  reg   [24:0]   mout[7:0];

`ifdef SAFE_DESIGN
  //流水线式乘法器
  wire [7:0]   valid_mult ;
  genvar   k ;
  generate
  for (k=0; k<8; k=k+1) begin
mult_man #(13, 12)
u_mult_paral (
.clk (clk),
.rstn   (rstn),
.data_rdy   (en_r[1]),
.mult1 (add_reg[k]),
.mult2 (coe[k]),
.res_rdy (valid_mult[k]), //所有输出使能完全一致
.res (mout[k])
  );
  end
  endgenerate
  wire valid_mult7   = valid_mult[7] ;

`else
  //如果对时序要求不高，可以直接用乘号
  always @(posedge clk or negedge rstn) begin
  if (!rstn) begin
  for (i=0 ; i<8; i=i+1) begin
mout[i]     <= 25'b0 ;
  end
  end
  else if (en_r[1]) begin
  for (i=0 ; i<8; i=i+1) begin
mout[i]     <= coe[i] * add_reg[i] ;
  end
  end
  end
  wire valid_mult7 = en_r[2];
`endif

  //(4) 积分累加，8组25bit数据 -> 1组 29bit 数据
  //数据有效延时
  reg [3:0]   valid_mult_r ;
  always @(posedge clk or negedge rstn) begin
  if (!rstn) begin
valid_mult_r[3:0]  <= 'b0 ;
  end
  else begin
valid_mult_r[3:0]  <= {valid_mult_r[2:0], valid_mult7} ;
  end
  end

`ifdef SAFE_DESIGN
  //加法运算时，分多个周期进行流水，优化时序
  reg   [28:0]   sum1 ;
  reg   [28:0]   sum2 ;
  reg   [28:0]   yout_t ;
  always @(posedge clk or negedge rstn) begin
  if (!rstn) begin
sum1   <= 29'd0 ;
sum2   <= 29'd0 ;
yout_t <= 29'd0 ;
  end
  else if(valid_mult7) begin
sum1   <= mout[0] + mout[1] + mout[2] + mout[3] ;
sum2   <= mout[4] + mout[5] + mout[6] + mout[7] ;
yout_t <= sum1 + sum2 ;
  end
  end

三亚设计网页公司

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