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2018年，嘉鱼县实现农林牧渔业总产值（现价，下同）77.36亿元，按可比价计算比上年增长3.5%。其中蔬菜产值41.27亿元，同比增长7.9%，水产品产值15.27亿元，同比下降25.9%。

2018年，嘉鱼县粮食面积43.95万亩，比上年下降2.9%；油料面积11.13万亩，下降15.5%；棉花面积0.23万亩，下降25.0%；蔬菜面积43.2万亩，比上年下降5.1%；麻类面积0.08万亩，增长1370.6%。全年各种农作物产量有增有减。

2018年，嘉鱼县完成造林面积22020亩，比上年增长0.1%。成林抚育面积86040亩，比上年增长13.1%。木材采伐33100立方米，比上年下降3.5%。

2018年，嘉鱼县牲猪出栏11万头，比上年下降28.8%；猪肉产量8200吨，比上年下降27.4%；牛肉产量93吨，同比增长9.4%；禽肉产量1537吨，同比增长4.1%。

2018年，嘉鱼县水产品养殖面积（池塘）10.3万亩，与上年持平，水产品产量61276吨，比上年下降6.0%。

2018年，嘉鱼县有效灌溉面积37.86万亩，旱涝保收面积32.25万亩，机电排灌面积30.14万亩。

Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展现了强大的生命力与潜力。

发展历史

• 1983 年，Verilog 最初由 Gateway Design Automation 公司（GDA）的 Phil Moorby 创建，作为内部仿真器的语言，主要用于逻辑建模和仿真验证，被广泛使用。

• 1989 年，GDA 公司被 Cadence 公司收购，Verilog 语言成为 Cadence 公司的私有财产。

• 1990 年，Cadence 公司成立 OVI（Open Verilog International）组织，公开 Verilog 语言，促进 Verilog 向公众领域发展。

• 1992 年，OVI 决定致力于将 Verilog OVI 标准推广为 IEEE（The Institute of Electrical and Electronics Engineers）标准。

• 1995 年，OVI 的努力获得成功，IEEE 制定了 Verilog HDL 的第一个国际标准，即 IEEE Std 1364-1995，也称之为 Verilog 1.0。

• 2001 年，IEEE 发布 Verilog 第二个标准（Verilog 2.0），即 IEEE Std 1364-2001, 简称为 Verilog-2001 标准。由于 Cadence 在集成电路设计领域的影响力及 Verilog 语言的简洁易用性，Verilog 成为电路设计中最流行的硬件描述语言。

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