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日期： 2022-09-20 15:16:49 浏览数：2
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霸州市，河北省直辖，廊坊市代管。地处河北省冀中平原东部，位于京、津、保三角地带中心，属环京津、环渤海城市群。
北距首都北京80公里，东临海港城市天津70公里，西距古城保定65公里。
历史悠久，秦属广阳郡，汉属涿郡益昌县，五代后周显德六年（公元959年）建置霸州。历经金、元、明、清各朝，均为直隶管，民国二年（1913年）改州为县，属京兆特区。1990年2月经国务院批准撤县建市，从此揭开了霸州历史新的一页。
霸州市是河北省首批扩权县市之一，2020年9月，入选河北省食品产业强县（市、区）（培育型）名单。
将两个数字相加的电路是计算机的关键部分之一。尽管实际的微处理器电路所做的事更多，但我们这里要通过设计将两个非负整数相加的电路，研究该问题的本质。这一问题是一个相当有启发性的分治电路设计示例。
我们可以按照若干种连接方法中的某一种，用n 个一位加法器构建n 位数字的加法器。假设使用图13-10所示电路作为一位加法器电路。该电路的延迟是3，接近我们能达到的最低延迟。3最简单的加法器构建方式是我们在1.3节中看到过的行波进位加法器。在该电路中，各一位加法器的输出都要称为下一个一位加法器的输入，所以把两个n 位数字相加会带来3n 的延迟。例如，如果是n=32的情况，那么该电路的延迟就是96。
3通过在全加器之外为所有输入求补，然后在全加器中计算进位和它的补数，就可以设计更为复杂但延迟为2的一位加法器电路。
如果使用分治策略，设计处理n /2位的电路，并使用两个这样的电路以及其他一些补充电路构成n 位加法器，就可以让设计出的加法器电路的延迟显著减少。在示例13.6中，我们讨论过使用两输入OR门为很多位取OR的分治电路。这是个特别简单的分治法应用示例，因为各个更小的电路执行的刚好是所需的功能（OR），而且子电路的输出组合是非常简单的（它们被提供给OR门）。这两个大小减半的电路可以同时（并行）处理它们的工作，所以它们的延迟不会叠加。
对加法器来说，我们需要完成一些更微妙的工作。比较简单的做法是使用同样的大小减半的加法器电路将左半部分的位（高序位）相加，并把右半部分的位（低序位）相加。不过，与n 位OR的例子中可以独立地处理左半部分和右半部分不同的是，对加法器来说，似乎要在右半部分完成计算，并如图13-15所示把进位传递给左半部分的最右位之后，左半部分才可以开始计算。如果这样的话，我们会发现，这种所谓的“分治”电路其实就和行波进位加法器是一样的，而且根本没有改善延迟。
图 13-15 无效的加法器分治设计
我们需要认识到的加法“诀窍”是，在要计算的不仅是和的条件下，我们可以在不知道右半部分进位输出的情况下计算左半部分。这里就需要回答两个问题。第一个，如果没有进位进入左半部分的最右位置，和会是多少，以及第二个，如果存在进位输入，和会是多少？4然后就可以让电路的左半部分和右半部分同时计算它们的答案。一般两个部分的计算都已完成，就可以弄清是否有从右半部分到左半部分的进位。这会告诉我们哪个结果是正确的，而且再经过三个单位的延迟，就可以为左边选出正确答案。因此，把n位相加的延迟只比把n/2位相加的延迟多3，这样就使电路的延迟是3(1+log2n)。对n=32来说，这要比行波进位加法器好很多了，分治加法器的延迟是3(1+log232)=3(1+5)=18，而行波进位加法器的延迟是96。
4请注意，“存在进位输入”表示进位输入是1，而“没有进位输入”意味着进位输入是0。
更为准确地讲，我们将n 位加法器定义为具有表示两个n 位整数的输入x1、x2、…、xn 和y1、y2、…、yn 以及如下输出的电路。
1. s1、s2、…、sn，输入的n 位和（不包括最左位置的进位输出，即不包括超出属于x1和y1的位置），假设最右的位置（xn 和yn 的位置）没有进位输入。
2. t1、t2、…、tn，输入的n 位和，假设最右的位置有进位输入。
3. p，进位传送位（carry-propagate bit），在假设最右位置有进位输入的情况下，如果最左位置存在进位输出，则它的值是1。
4. g，进位发生位（carry-generate bit），即便最右位置没有进位输入，如果最左位置有进位输出，其值为1。
要注意到有g→p，也就是说，如果g 是1，则p 一定是1。不过，g 可以是0，而同时p 仍是1。例如，如果x 是1010…，而y 是0101…，那么g=0，因为在没有进位输入时，求出的和全是1，而且最左位置没有进位输出。另一方面，如果最右位置有进位输入，那么后n 位的和全部是0，而且最左位置有进位输出，因此p=1。
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