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日期: 2022-09-20 15:16:45 浏览数:5


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霸州市,河北省直辖,廊坊市代管。地处河北省冀中平原东部,位于京、津、保三角地带中心,属环京津、环渤海城市群。

北距首都北京80公里,东临海港城市天津70公里,西距古城保定65公里。

历史悠久,秦属广阳郡,汉属涿郡益昌县,五代后周显德六年(公元959年)建置霸州。历经金、元、明、清各朝,均为直隶管,民国二年(1913年)改州为县,属京兆特区。1990年2月经国务院批准撤县建市,从此揭开了霸州历史新的一页。

霸州市是河北省首批扩权县市之一,2020年9月,入选河北省食品产业强县(市、区)(培育型)名单。

电路图的约定

如果电路像图13-10中所示的那样复杂时,就要拿出一项实用的约定来简化绘图。我们经常需要让“电线”(输出和输入之间的线)交叉,又不表示这些交叉的线是同一条线。因此,电路的标准约定是这样的:除非在线路相交的位置画上一个点,否则相交的线路不是连通的。例如,虽然从电路输入y 出发的垂直线与标号x 或overline{x}的水平线有交叉,但它们是不连通的。它与标号为y 的水平线是连通的,因为在相交的位置画上了点。

13.4.3 习题

1. 为以下布尔函数设计电路。如果可以把由相同运算符连接的3个或更多操作数组合在一起,就不需要限制自己只使用2路输入的门。

(a) x+y+z。提示:将该表达式视为OR(x,y,z)。

(b) xy+xz+yz

(c) x+(overline{y} overline{x})(y+z)

2. 为图13-11中的各电路计算对应各个门的逻辑表达式。电路输出的逻辑表达式又是什么?为电路(b)构造只使用ANDORNOT门的等价电路。

3. 证明示例13.4和13.5中用到过的以下重言式。

(a) (xy+overline{x} overline{y})equiv(xequiv y)

(b) (overline{x}yc+xoverline{y}c+xyoverline{c}+xyc)equiv(yc+xc+xy)

芯片

芯片通常含有若干结合起来可用于构建门的材料“层”。线路可以在任何一层布设,把门相互连接起来,不同层上的线路通常可以交叉而不互相影响。在1994年,芯片的“特征尺寸”(大体上就是电线的最小宽度)通常小于二分之一微米(1微米是0.001毫米,或者说大约0.00004英寸)。门可以构建在这若干微米见方的区域中。1

制造芯片的过程是很复杂的。例如,有一步是把薄薄一层光致抗蚀剂(photoresist)沉积在整个芯片上。然后要用到某层上所需功能的底片。通常用光或是电子束照射底片,被电子束直接照射到的那层会被蚀刻掉,只留下所需的电路。

1当今的芯片制造工艺已经达到纳米级的水平。——译者注

图 13-11 习题2的电路

13.5 电路的一些物理限制

现在,很多电路都是以“芯片”或者说集成电路的形式构建的。大量的门,可能有多达数百万的门,以及连接这些门的线路,被构建在一块一厘米见方的半导体和金属材料上。构建集成电路的各种“技术”或者说方法都为设计高效电路之路施加了不少约束。例如,正如我们之前提到的,某些类型的门,比如ANDORNOT,就要比其他类型的门更容易构建。

13.5.1 电路速度

对每个门而言,在接收到输入的时间和发送出输出的时间之间都存在延迟。这一延迟可能只有几纳秒(1纳秒是10-9秒),不过在复杂的电路,比如在计算机的中央处理器中,即便是在执行简单指令时,信息也会在很多层门之间传送。由于现代计算机能在远小于1微秒(即10-6秒)的时间内执行指令,因此值在传递过程中必经之门的数量显然必须控制到最低限度。

因此,对组合电路而言,任何从输入到输出的路径上安放门的最大数量都是一种衡量性能的标准,就类似于程序的运行时间那样。也就是说,如果我们希望电路能迅速计算输出,就必须把表示电路的图中最长路径的长度减少到最小。电路的延迟是最长路径上门的数量,也就是说,该最长路径的长度加1就是延迟。例如,图13-10所示的加法器延迟是3,因为从输入到输出的最长路径经过了一个反相器,然后是一个AND门,最后经过了一个OR门,这样的路径在该电路中有很多条。

请注意,和运行时间一样,电路延迟也只是一种“数量级”的量。不同的技术会让接受某个门的输入以产生该门输出的过程花费不同的时间。因此,如果有两个延迟分别为10和20的电路,那么可知,如果它们是用相同技术实现,而且其他因素也都相同,那么第一个电路所花的时间就是第二个电路的一半。不过,如果用更快的技术实现第二个电路,那么它有可能战胜用原技术实现的第一个电路。

13.5.2 大小限制

构建电路的开销大致上是与电路中门的数量成正比的,因此我们很乐意减少门的数量。此外,电路的大小也会影响到它的速度,而且小型电路往往运行得更快。一般来说,电路所具有的门越多,芯片上被占据掉的面积就越大。使用较大面积至少有如下两项负面影响。

1. 如果面积较大,就需要较长的线路来连接相隔较远的门。线路越长,信号从线路一端传导到另一端所需的时间就越长。这种传播延迟(propagation delay)是电路中除了门“计算”输出所花时间之外的另一个延迟来源。

2. 芯片的大小也是有限制的,因为芯片越大,就越有可能存在导致芯片不合格的瑕疵。如果把电路分散在若干芯片中,那么连接这些芯片的线路会带来严重的传播延迟。

结论就是,把电路中门的数量控制在较低水平会带来明显的好处。


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